数字 IC 设计/验证工程师简历模板（电子/半导体校招）
专为电子/半导体行业校招应届生打造的数字 IC 设计/验证工程师简历模板。突出 Verilog、SystemVerilog、UVM、SOC 架构及 FPGA 等核心技能，结构清晰，重点展示项目经历与专业技能，帮助求职者在校招中脱颖而出。
模板亮点
- 突出 Verilog/SystemVerilog/UVM 等核心技能
- 优化 SOC 架构与 FPGA 项目经历展示
- 专为校招场景设计的简洁专业布局
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适用人群
本模板特别适合数字 IC 设计/验证工程师岗位的求职者使用，具备应届生工作经验的专业人士， 通过技术类风格的设计，帮助您在电子/半导体 行业中脱颖而出，展现专业形象和核心竞争力。
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模板内容
小柚
个人总结
电子工程专业应届硕士，专注于数字 IC 前端设计与验证。熟练掌握 Verilog/SystemVerilog 语言及 UVM 验证方法学，具备 SOC 架构理解能力与 FPGA 原型验证经验。在校期间参与多款芯片模块开发，代码风格规范，善于通过仿真定位复杂时序问题，致力于在半导体领域深耕。
工作经历
数字 IC 验证实习生
平头哥半导体
- 基于 UVM 方法学搭建 AI 加速芯片中 DMA 控制器的验证环境，编写 Testcase 覆盖正常传输、边界异常及错误注入场景，代码覆盖率从 85% 提升至 98%。
- 使用 SystemVerilog 断言（SVA）检查总线协议时序，协助发现 3 个深层死锁 Bug，将回归测试时间缩短 30%。
- 参与 CI/CD 流程优化，自动化脚本每日执行超过 500 个回归测试用例，确保版本迭代稳定性。
项目经历
基于 RISC-V 的轻量级 SOC 系统设计
电子科技大学实验室
- 主导 SOC 顶层架构设计，集成 RISC-V CPU 核、SRAM 控制器及 UART 外设，采用 AXI-Lite 总线互联，实现模块间低延迟通信。
- 负责 GPU 渲染流水线的 Verilog 编码与综合，在 Xilinx Zynq-7000 FPGA 上完成原型验证，主频达到 150MHz，资源利用率控制在 65% 以内。
- 编写 Python 脚本自动生成验证向量，对比 RTL 仿真与 FPGA 上板结果，确保功能一致性。
高速 SerDes 接口 PHY 层数字逻辑设计
校企合作项目
- 设计 8b/10b 编解码器及弹性缓冲区（Elastic Buffer），解决跨时钟域数据丢失问题，误码率低于 1e-12。
- 利用 Modelsim 进行门级仿真，分析建立/保持时间违例情况，优化时钟树结构以满足 2.5Gbps 速率要求。
- 撰写详细设计文档与时序约束文件，指导后端布局布线团队完成物理实现。
教育背景
电子科技大学
硕士 · 微电子学与固体电子学
西安电子科技大学
本科 · 电子信息工程
技能专长
硬件描述语言
Verilog HDL · SystemVerilog · VHDL
验证方法学
UVM · OVM · SVA 断言 · Coverage Driven Verification
EDA 工具
VCS · Verdi · ModelSim · Genus · Vivado
架构与协议
SOC 架构 · AXI/AHB/APB 总线 · RISC-V · PCIe · DDR 控制器
脚本与编程
Python · Tcl · Perl · C/C++ · Linux Shell
证书资质
Cadence 数字 IC 设计认证工程师
Cadence Design Systems
Xilinx FPGA 开发者认证
AMD (Xilinx)
获奖经历
全国大学生集成电路创新创业大赛 一等奖
中国半导体行业协会
团队作品“低功耗边缘计算 SoC”在决赛中获得评委高度认可，从 300+ 支队伍中脱颖而出。
研究生国家奖学金
教育部
表彰在科研创新及学术成果方面的优异表现。
校级优秀毕业生
西安电子科技大学
本科期间综合测评排名前 5%，获此荣誉称号。
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