小柚

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个人总结

微电子专业应届生,专注数字IC前端设计与验证。熟练掌握Verilog/SystemVerilog及UVM验证方法学,具备完整的CPU模块设计与仿真经验。在校期间参与流片项目,熟悉从架构定义到后端交付的全流程,渴望在芯片领域深耕。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与某物联网芯片中低功耗蓝牙控制器的子模块开发,使用Verilog完成状态机与数据通路编码,代码覆盖率提升至98%。
  • 协助搭建基于UVM的自动化验证环境,编写测试用例覆盖边界场景,发现并修复了3个时序违例问题,确保模块按时交付。

项目经历

基于RISC-V的五级流水线CPU设计

电子科技大学

2024-09 - 2025-01
  • 独立设计支持RV32IM指令集的五级流水线处理器,处理冒险与数据冲突,主频达到120MHz(FPGA验证)。
  • 采用SystemVerilog进行模块化建模,通过断言(SVA)监控总线协议,将调试周期从2周缩短至3天。

高速SerDes接口控制器验证

电子科技大学

2025-03 - 2025-06
  • 负责8b/10b编码模块的功能验证,构建可重用的UVM验证平台,包含Driver、Monitor及Scoreboard组件。
  • 引入随机约束测试策略,有效激励覆盖率达到95%以上,成功检出编码逻辑中的死锁缺陷。

教育背景

电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

设计语言

Verilog · SystemVerilog · VHDL

验证方法

UVM · OVM · SVA · Coverage Driven Verification

EDA工具

Vivado · Design Compiler · VCS · Verdi · ModelSim

脚本与系统

Python · Tcl · Linux · Git

专业知识

数字电路 · 计算机体系结构 · RISC-V · AMBA总线

理工类入门2026/3/26

芯片设计工程师简历范文(半导体/集成电路校招)

芯片设计工程师 半导体/集成电路 应届生

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核心亮点

精准匹配半导体/集成电路校招岗位需求
突出Verilog、UVM及CPU架构等核心技术栈
展示项目经验与实习成果以弥补工作年限不足

适用人群

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