在数字电路设计中，对关键路径进行逻辑分包（pipelining）为什么能优化性能？主要减少了哪部分时间开销？

Question

Accepted Answer

考察点：考察对流水线优化本质和关键路径时延构成的理解。回答思路：指出关键路径由组合逻辑时延和寄存器建立保持时间构成 说明分包通过插入寄存器切断长组合路径，降低单级传播延迟 解释减少的主要是组合逻辑传播时延，而非寄存器开销 能联系时钟周期与吞吐量的关系

考察说明