如果要在硬件中实现8个64位加法，如何设计才能获得最优时序（关键路径最短）？

回答思路

1. 理解64位加法器的进位链是关键路径
2. 提出分组并行或进位选择/预感技术
3. 说明如何合并多个加法器减少层级延迟
4. 能讨论面积与时序的权衡