设计并实现一个跨时钟域数据汇聚模块C：A/B模块各自以10MHz时钟工作，每周期分别输出10bit数据，由C模块整合并以每周期1bit的速率输出。C模块工作时钟为10MHz和100MHz，两个时钟异步。要求支持反压且消耗资源最少，接口可自定义。请实现C模块的RTL代码。
考察说明
考察跨时钟域数据处理、异步FIFO设计、反压机制与资源优化
回答思路
- 正确划分10MHz和100MHz时钟域功能
- 设计或复用异步FIFO处理跨时钟域数据
- 实现反压机制，避免数据溢出
- 关注资源消耗，合理选择存储与握手策略
- 代码可综合且接口定义清晰