在 Verilog 中，关系运算符 == 和 === 有什么区别？

回答思路

1. 能说明 == 在包含 x 或 z 时结果为未知态（x）
2. 能说明 === 对 x/z 进行逐位严格比较，结果为确定值
3. 能举例说明实际使用场景，如仿真测试中检测特殊状态
4. 能指出逻辑综合中的应用与限制