芯片设计/验证工程师简历模板(电子/半导体校招)简历模板预览
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芯片设计/验证工程师简历模板(电子/半导体校招)

2026-10-18

专为电子/半导体行业应届生打造的芯片设计/验证工程师简历模板。突出Verilog/VHDL编程能力、数字电路设计经验、EDA工具熟练度及时序分析技能。采用清晰的技术栈展示模块,适合校招场景,帮助求职者高效呈现项目经历与专业技能,提升简历通过率。

模板亮点

  • 突出Verilog/VHDL技能展示
  • 数字电路设计项目模块化呈现
  • EDA工具与时序分析专项板块
  • 校招友好型简洁布局

相关标签

#芯片设计 #验证工程师 #Verilog #VHDL #数字电路设计 #EDA工具 #时序分析 #半导体校招 #电子行业简历

适用人群

本模板特别适合芯片设计/验证工程师岗位的求职者使用,具备应届生工作经验的专业人士, 通过技术类风格的设计,帮助您在电子/半导体 行业中脱颖而出,展现专业形象和核心竞争力。

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模板内容

小柚

13800138000|xiaoyou.chip@edu.cn|上海

个人总结

微电子专业应届生,专注数字集成电路设计与验证。熟悉Verilog HDL语言及UVM验证方法学,具备完整的从RTL编码到综合、时序分析的项目经验。在校期间主导过基于RISC-V架构的处理器核设计,对低功耗设计和EDA工具链有深入理解,渴望在芯片前端领域深耕。

工作经历

数字IC设计实习生

紫光展锐

2025-06 - 2025-09
  • 参与某款物联网芯片的GPIO模块开发,使用Verilog完成RTL代码编写,通过Lint检查并优化代码风格,减少潜在隐患15处。
  • 协助资深工程师进行静态时序分析(STA),利用PrimeTime工具修复了3个建立时间违例问题,确保模块在100MHz频率下稳定运行。
  • 编写Tcl脚本自动化回归测试流程,将每日验证任务的执行时间从4小时缩短至1.5小时,提升了团队迭代效率。

项目经历

基于RISC-V的32位处理器核设计

电子科技大学实验室

2024-09 - 2025-01
  • 独立设计支持RV32I指令集的处理器架构,完成取指、译码、执行等5级流水线逻辑的Verilog编码,总代码量超3000行。
  • 搭建基于UVM的验证环境,覆盖率达98%,成功发现并修复了数据冒险和控制冒险逻辑中的2处关键Bug。
  • 在FPGA平台上进行原型验证,系统时钟频率达到80MHz,功耗控制在设计指标范围内,项目获评校级优秀毕业设计。

低功耗音频编解码器IP核开发

全国大学生集成电路创新创业大赛

2024-03 - 2024-08
  • 负责ADC接口模块的数字滤波算法实现,采用多相滤波器结构降低资源消耗,逻辑单元占用减少20%。
  • 运用时钟门控技术优化功耗,在功能等效的前提下使动态功耗降低12%,满足便携式设备的能效要求。
  • 团队最终获得华东赛区二等奖,个人主要负责RTL设计与综合优化环节。

教育背景

电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06
主修数字逻辑电路、半导体物理、VLSI设计等核心课程,GPA 3.8/4.0,连续三年获得校级一等奖学金。

技能专长

硬件描述语言

Verilog HDL · SystemVerilog · VHDL

EDA工具

Synopsys Design Compiler · PrimeTime · VCS · Verdi · ModelSim

专业技能

数字电路设计 · 静态时序分析(STA) · UVM验证方法学 · FPGA原型验证 · 低功耗设计

脚本与编程

Tcl · Python · C/C++ · Linux Shell

证书资质

Cadence数字后端设计认证

Cadence Design Systems

2025-03

英语六级证书(CET-6)

教育部考试中心

2023-12

获奖经历

全国大学生集成电路创新创业大赛华东赛区二等奖

中国半导体行业协会

2024-08

参赛项目为低功耗音频编解码器IP核,负责核心逻辑设计与功耗优化。

校级优秀毕业生

电子科技大学

2026-06

表彰在专业学习及科研创新方面的优异表现,专业排名前5%。

国家励志奖学金

教育部

2024-11

奖励品学兼优且家庭经济困难的学生,金额5000元。

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