
IC设计/验证工程师简历模板(电子/半导体校招)
专为电子/半导体行业校招应届生打造的IC设计/验证工程师简历模板。突出Verilog、SystemVerilog、UVM、RTL设计及时序分析等核心技能,结构清晰,重点展示项目经验与专业技能,帮助求职者在校招中脱颖而出。
模板亮点
- 突出IC设计与验证核心技能
- 优化校招项目经验展示
- 专业排版提升简历可读性
- 适配电子半导体行业标准
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适用人群
本模板特别适合IC设计/验证工程师岗位的求职者使用,具备应届生工作经验的专业人士, 通过技术类风格的设计,帮助您在电子/半导体 行业中脱颖而出,展现专业形象和核心竞争力。
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模板内容
小柚
个人总结
微电子专业应届硕士,具备扎实的数模混合电路设计基础。在校期间主导完成两枚芯片的RTL设计与验证流片,熟悉UVM验证方法论及STA时序收敛流程。代码风格严谨,善于在复杂逻辑中定位边界条件问题,致力于成为高性能IC后端领域的实战型工程师。
工作经历
IC验证实习生
紫光展锐
- 参与某款5G基带芯片子系统的环境搭建,基于SystemVerilog编写可复用验证组件,覆盖率达98%以上。
- 协助资深工程师定位随机化测试中的死锁问题,通过优化约束条件将回归测试时间缩短30%。
- 独立负责UART接口模块的功能验证,撰写详细验证计划并执行超过5000条Testcase,发现3个深层逻辑缺陷。
项目经历
低功耗AI加速器芯片设计
电子科技大学集成电路实验室
- 担任数字前端负责人,使用Verilog完成卷积神经网络加速器的RTL编码,综合后面积较上一代方案减少15%。
- 主导时钟域交叉(CDC)检查与修复,利用SpyGlass工具消除所有亚稳态风险,确保芯片一次流片成功。
- 协同后端团队进行时序约束定义,在TSMC 28nm工艺下实现主频600MHz,功耗控制在200mW以内。
RISC-V处理器核验证平台构建
开源芯片项目组
- 基于UVM架构搭建完整的SoC验证环境,封装总线监视器(Monitor)与驱动器(Driver),提升验证效率40%。
- 开发自动化脚本解析覆盖率数据库,自动生成可视化报告,帮助团队快速识别未覆盖的功能点。
- 在FPGA原型验证阶段,调试并通过所有指令集兼容性测试,支持Linux操作系统启动。
教育背景
电子科技大学
硕士 · 微电子学与固体电子学
西安电子科技大学
本科 · 电子信息工程
技能专长
设计语言
Verilog HDL · SystemVerilog · C/C++
验证方法
UVM验证架构 · 断言覆盖 · 形式验证
EDA工具
Design Compiler · VCS · Verdi · SpyGlass · PrimeTime
专业技能
RTL设计 · 静态时序分析(STA) · 低功耗设计 · FPGA原型验证
证书资质
Cadence数字后端设计认证工程师
Cadence Design Systems
英语六级(CET-6)
教育部考试中心
获奖经历
全国大学生集成电路创新创业大赛一等奖
中国半导体行业协会
参赛项目《面向边缘计算的低功耗NPU设计》从全国200支队伍中脱颖而出,获企业组金奖。
研究生国家奖学金
教育部
表彰在科研创新及学术成果方面的优异表现,获奖比例前2%。
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