DFT开发工程师简历模板（互联网/半导体校招）
专为DFT开发工程师校招场景设计的简历模板，适用于互联网及半导体行业。重点突出SoC、ASIC设计验证经验，清晰展示Scan、Mbist等核心技能掌握情况。模板结构逻辑严密，帮助应届生高效呈现项目经历与技术栈，提升简历通过率。
模板亮点
- 突出SoC与ASIC项目经历模块
- 专为校招优化的技能展示区
- 清晰呈现Scan与Mbist技术细节
- 适配互联网与半导体双行业标准
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适用人群
本模板特别适合DFT开发工程师岗位的求职者使用，具备校招/应届工作经验的专业人士， 通过技术类风格的设计，帮助您在互联网/半导体 行业中脱颖而出，展现专业形象和核心竞争力。
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模板内容
小柚
个人总结
微电子专业应届生，专注数字芯片可测性设计（DFT）方向。熟悉SoC及ASIC全流程，掌握Scan、Mbist等核心架构设计与仿真验证。具备扎实的脚本能力与团队协作经验，渴望在半导体领域深耕，助力芯片良率提升。
工作经历
DFT实习生
紫光展锐
- 参与某通信基带芯片的DFT架构搭建，负责约200万门级逻辑的Scan链插入与时序优化，将测试覆盖率提升至98.5%。
- 协助工程师完成Mbist控制器的集成与仿真，编写Tcl脚本自动化生成测试向量，使回归测试时间缩短30%。
- 配合后端团队进行物理实现后的DFT检查，修复了15+处时序违例问题，确保芯片一次性流片成功。
项目经历
基于UVM的SoC内建自测试验证平台
电子科技大学实验室
- 独立设计并实现了一套支持多核SoC的Mbist架构，涵盖存储模型建模、故障注入及诊断算法，代码量超5000行。
- 搭建UVM验证环境，构造随机测试场景，成功捕获3类隐蔽的逻辑缺陷，验证效率较传统定向测试提升40%。
- 撰写技术文档并在学院学术论坛汇报，项目获评“优秀毕业设计”，相关成果申请发明专利1项。
低功耗ASIC芯片扫描链优化设计
个人课程设计
- 针对特定低功耗场景，重新规划扫描链拓扑结构，平衡各链长度差异，使测试功耗降低15%。
- 使用Synopsys DFT Compiler工具完成综合与约束设置，通过静态时序分析（STA）确保测试模式下的建立/保持时间满足要求。
教育背景
电子科技大学
本科 · 微电子科学与工程
技能专长
专业技能
SoC/DFT架构 · Scan链设计 · Mbist/LBIST · ATPG · 时序分析
工具软件
Synopsys DFT Compiler · TetraMAX · Verdi · VCS · Design Compiler
编程语言
Verilog HDL · SystemVerilog · Tcl · Python · C/C++
通用技能
UVM验证方法学 · 脚本自动化 · 英文文献阅读 · 技术文档撰写
证书资质
Synopsys DFT工具认证工程师
Synopsys
获奖经历
全国大学生集成电路创新创业大赛二等奖
中国半导体行业协会
作为队长带领团队完成高性能处理器核的DFT方案设计，从全国300+支队伍中脱颖而出。
校级优秀毕业生
电子科技大学
综合测评成绩位列专业前5%，获此荣誉称号。
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