今日校招速报：43家新开岗位，含拼多多/百度/华润万家
今日新增43家校招岗位，涵盖互联网大厂补录、制造业国企及银行春招。重点解读邮储银行等截止日期极近的金融岗，分析专业对口度与投递优先级，助应届生快速锁定高价值机会。
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高速PCB设计：信号与电源完整性工程师（Sigrity/HFSS仿真专家）简历模板
2026-02-27
本模板专为信号与电源完整性工程师（SI/PI Eng.）量身定制，重点突出高速PCB设计中的Sigrity/HFSS仿真技能，如眼图（Eye Diagram）分析、DDR5/PCIe5.0串扰与衰减优化报告。模板结构清晰，强调项目经验和技术细节，助力您在竞争激烈的科技行业中脱颖而出，获得理想职位。
模板亮点
- 突出Sigrity/HFSS等专业仿真工具应用
- 强调DDR5/PCIe5.0等高速接口设计经验
- 专业展示眼图分析、串扰与衰减优化成果
- 结构化项目经验展示，量化技术贡献
- 适配高速PCB设计与信号完整性领域
相关标签
#信号与电源完整性工程师 #SI/PI Engineer #Sigrity #HFSS #高速PCB #眼图 #Eye Diagram #DDR5 #PCIe5.0 #串扰优化 #衰减优化 #简历模板
适用人群
本模板特别适合信号与电源完整性工程师岗位的求职者使用，具备3-5年经验工作经验的专业人士， 通过技术类风格的设计，帮助您在科技行业 行业中脱颖而出，展现专业形象和核心竞争力。
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模板内容
UP简历 小U
+86 13800138000|up.ai.resume@example.com|上海
个人总结
资深信号与电源完整性工程师，在高速PCB设计、仿真与优化领域拥有<strong>5年</strong>以上经验。精通<strong>Sigrity</strong>、<strong>HFSS</strong>等仿真工具，专注于<strong>DDR5</strong>和<strong>PCIe5.0</strong>等高速接口的<strong>眼图分析</strong>、<strong>串扰与衰减优化</strong>，具备独立完成复杂<strong>SI/PI报告</strong>的能力。致力于通过专业技能确保产品高性能与可靠性，驱动技术创新与效率提升。
工作经历
高级信号与电源完整性工程师
华为技术有限公司
- 主导5G基站核心板和数据中心服务器主板的高速PCB信号完整性（SI）和电源完整性（PI）分析与优化工作，成功支持3款旗舰产品按时量产。
- 运用ANSYS SIwave和HFSS对DDR5、PCIe5.0等高速接口进行全链路仿真与验证，通过眼图（Eye Diagram）分析、TDR/TDT测量，将信道裕量提升15%，确保了25Gbps以上高速信号的稳定传输。
- 负责电源分配网络（PDN）设计与优化，通过Sigrity PowerSI进行去耦电容配置、平面谐振分析，将电源噪声纹波降低20%，满足芯片供电要求。
- 针对复杂高速互联场景，成功解决串扰（Crosstalk）、反射（Reflection）、损耗（Loss）等关键问题，提出并实施过孔优化、差分线对等长、阻抗控制等10余项设计改进措施，有效提升系统整体性能。
- 独立撰写并提交高速PCB SI/PI仿真报告超过50份，为硬件设计团队提供详尽的优化建议和风险评估，推动设计迭代效率提升10%。
- 参与制定公司内部高速设计规范与仿真流程，并对新入职工程师进行专业培训，提升团队整体SI/PI能力。
信号完整性工程师
中兴通讯股份有限公司
- 参与通信设备背板和交换机主板的高速信号完整性分析，协助解决设计阶段的SI问题，保障项目顺利推进。
- 熟练使用Cadence Allegro Sigrity进行前仿真（Pre-layout）和后仿真（Post-layout），对DDR4、PCIe Gen4等接口进行参数提取和信道仿真。
- 负责串扰（Crosstalk）分析与抑制，通过优化走线间距、引入屏蔽线等方法，有效降低了信号串扰8%。
- 协助进行电源完整性初步分析，评估PDN去耦方案，确保电压跌落符合标准。
- 与硬件设计工程师紧密合作，提供PCB堆叠、走线拓扑等方面的SI/PI设计指导，减少设计返工率5%。
- 积累了丰富的高速PCB设计评审经验，识别并规避潜在的信号完整性风险。
项目经历
DDR5高速内存接口SI/PI协同优化项目
华为技术有限公司 (内部项目)
- 项目背景：为满足下一代服务器对内存带宽和容量的严苛要求，需设计并优化支持DDR5-4800Mbps的高速内存接口，面临极高的信号衰减和噪声挑战。
- 个人职责：核心SI/PI工程师，负责DDR5通道的完整SI/PI仿真与优化。
- 行动与贡献：
- 利用Sigrity PowerSI和HFSS进行DDR5信道建模，对DQ、DQS、CMD/ADDR信号进行眼图分析，识别并量化了关键信号的串扰、反射和损耗效应。
- 创新性地提出并实施了多层PCB堆叠优化方案，通过调整介质常数、铜箔厚度及过孔结构，有效降低了传输损耗12%，并改善了阻抗匹配。
- 针对DDR5 PDN，通过精密计算去耦电容网络，结合PowerSI进行AC/DC仿真，将电源噪声峰峰值控制在±30mV以内，确保内存控制器稳定工作。
- 与内存控制器厂商、PCB供应商紧密合作，推动设计方案的落地，并指导实验室进行S参数测试验证，测试结果与仿真结果吻合度高达90%。
- 项目成果：成功设计出满足DDR5-4800Mbps速率要求的内存接口，通过严苛的眼图裕量测试，系统误码率（BER）达到10^-12级别，为新一代服务器产品的上市提供了关键技术支持，预计每年可节省研发成本[XX]万元。
PCIe5.0高速串行总线信道优化项目
中兴通讯股份有限公司 (内部项目)
- 项目背景：面对PCIe5.0 32GT/s超高数据速率带来的信号完整性挑战，需要对高速串行总线信道进行全面优化，以满足产品性能要求。
- 个人职责：SI工程师，负责PCIe5.0差分对的信道仿真与优化。
- 行动与贡献：
- 使用ANSYS HFSS对PCIe5.0连接器、过孔、传输线进行三维电磁场仿真，提取精确的S参数模型。
- 利用Sigrity SystemSI进行端到端信道仿真，重点分析插入损耗（Insertion Loss）、回波损耗（Return Loss）以及近端串扰（NEXT）、远端串扰（FEXT）对眼图的影响。
- 设计并验证了多级均衡器（EQ）策略，包括发送端预加重（Pre-emphasis）和接收端判决反馈均衡（DFE），有效补偿了信道损耗，使眼图高度和宽度分别提升了15%和10%。
- 针对高速信号的Skew问题，通过优化差分对走线布局，将Skew控制在5ps以内，显著提升了信号时序裕量。
- 撰写详细的PCIe5.0信道优化报告，为硬件设计团队提供了具体的设计指导和验证方案，确保了PCIe5.0接口的稳定性和可靠性。
- 项目成果：成功优化PCIe5.0高速串行总线信道，通过了严格的PCI-SIG一致性测试，将误码率降低了一个数量级，支持了新一代网络处理器芯片的集成，为公司产品性能带来显著提升。
教育背景
上海交通大学
硕士 · 电子科学与技术
华中科技大学
学士 · 电子信息工程
- 主修课程：电磁场与电磁波、微波技术、高速电路设计、信号完整性原理。
- 硕士论文：《基于先进封装技术的高速互联信号完整性研究》，深入分析了多层PCB和封装中的信号传输特性。
- 荣获优秀毕业生称号，并多次获得学业奖学金。
- 核心课程：电路原理、模拟电子技术、数字电子技术、通信原理、高频电子线路。
- 参与“智能家居系统”创新项目，负责传感器数据采集模块设计与调试。
- 获得国家励志奖学金，培养了扎实的电子工程基础。
技能专长
信号完整性仿真
Sigrity PowerSI · Sigrity SystemSI · ANSYS HFSS · ADS · Spice
电源完整性分析
PDN设计与优化 · 去耦电容配置 · 平面谐振分析 · IR Drop分析
高速接口设计
DDR5 · PCIe5.0 · SerDes · Ethernet · MIPI
测试与验证
眼图分析 · TDR/TDT · S参数测量 · 示波器 · 矢量网络分析仪
PCB设计与评估
Allegro Layout · PCB堆叠设计 · 阻抗控制 · 过孔优化 · EMC/EMI
证书资质
Cadence Allegro Sigrity SI/PI Expert Certification
Cadence Design Systems
证明在Cadence Sigrity工具进行信号与电源完整性分析的专业能力。
ANSYS HFSS Advanced User Certificate
ANSYS, Inc.
认证在ANSYS HFSS进行三维电磁场仿真和高速互联分析的熟练技能。
获奖经历
公司年度优秀员工
华为技术有限公司
表彰在高速PCB SI/PI设计与优化工作中做出的突出贡献，有效保障了多个关键项目的顺利交付。
技术创新奖
华为技术有限公司
奖励在DDR5内存接口信号完整性优化方面提出的创新性解决方案，显著提升了产品性能。
优秀毕业生
上海交通大学
表彰在学业成绩、科研能力及综合素质方面的卓越表现。
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