小柚

13800138000|xiaoyou.fpga@example.com|南京市

个人总结

电子科学与技术专业应届生,专注于FPGA逻辑设计与验证。熟练掌握Verilog/VHDL语言及Xilinx Vivado开发流程,具备扎实的数电基础与时序分析能力。在校期间参与多项通信信号处理项目,能够独立完成从RTL编码到板级调试的全流程,致力于在通信或军工领域深耕数字电路设计。

工作经历

FPGA逻辑开发实习生

中兴通讯

2025-07 - 2025-10
  • 参与基站基带处理模块的维护与优化,使用Verilog重构了部分状态机逻辑,使代码可读性提升,便于后续迭代。
  • 协助资深工程师进行时序收敛工作,通过调整约束文件和优化关键路径,将建立时间余量(Setup Slack)从0.5ns提升至1.2ns。
  • 负责编写自动化测试脚本,利用Tcl语言批量生成仿真波形配置,将回归测试的环境搭建时间从30分钟缩短至5分钟。

项目经历

基于FPGA的软件定义无线电(SDR)接收机设计

校电子设计竞赛项目组

2024-09 - 2025-01
  • 独立负责数字下变频(DDC)模块的RTL设计,实现了CIC滤波器和FIR滤波器的流水线架构,资源占用率控制在芯片总量的45%以内。
  • 完成多速率信号处理的时序分析,解决了跨时钟域数据传输的亚稳态问题,确保系统在125MHz主频下稳定运行无误码。
  • 在Xilinx Artix-7开发板上完成联调,成功解调出QPSK信号,实测误码率低于1e-5,达到预期设计指标。

高速摄像头图像采集与存储系统

个人课程设计

2024-03 - 2024-06
  • 设计MIPI CSI接口逻辑,将摄像头数据实时写入DDR3缓存,利用Vivado IP核配置实现了1080P@60fps的数据吞吐。
  • 编写AXI4总线接口逻辑连接ARM处理器,实现了图像数据的DMA传输,数据搬运效率提升至85%以上。
  • 通过ChipScope抓取在线信号,定位并修复了DDR读写冲突导致的图像花屏问题,系统连续运行72小时无故障。

教育背景

南京邮电大学

本科 · 电子科学与技术

2022-09 - 2026-06

技能专长

硬件描述语言

Verilog HDL · VHDL · SystemVerilog

开发工具与仿真

Xilinx Vivado · ModelSim · VCS · Git

核心技能

时序分析 · 跨时钟域处理 · 数字信号处理 · AXI总线协议

脚本与软件

Tcl · Python · Linux基础 · Matlab

热门入门2026/8/27

FPGA开发工程师简历范文(通信/军工/半导体校招)

FPGA开发工程师 科技行业 应届生

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核心亮点

精准匹配通信/军工/半导体校招岗位需求
突出Verilog/VHDL与Xilinx Vivado实战项目经验
展示数字信号处理与时序分析核心专业能力

适用人群

本范文特别适合FPGA开发工程师岗位的求职者参考学习, 通过具体的工作经历和项目经验展示,帮助您了解如何突出科技行业 行业的核心竞争力。

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