小柚

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个人总结

电子科学与技术专业应届生,专注于数字IC验证方向。熟练掌握Verilog/SystemVerilog语言及UVM验证方法学,具备FPGA原型验证实战经验。在校期间主导完成基于AXI总线协议的SoC验证项目,代码覆盖率提升至98%。渴望在芯片验证领域深耕,以严谨的逻辑思维助力国产芯片研发。

工作经历

数字验证实习生

紫光展锐

2025-07 - 2025-10
  • 参与某通信基带芯片的子模块验证工作,基于SystemVerilog编写测试用例,覆盖边界条件及异常场景,模块功能覆盖率从85%提升至96%。
  • 协助搭建UVM验证环境,配置Sequence和Driver组件,成功复现并定位了3个深层时序违例Bug,缩短调试周期约2天。
  • 编写自动化回归测试脚本,每日自动执行 overnight 测试,将版本验证效率提升30%。

项目经历

基于RISC-V架构的SoC系统设计与验证

校内集成电路实验室

2024-09 - 2025-01
  • 独立负责CPU核心与外设接口的集成验证,采用UVM方法学搭建可复用验证平台,支持随机指令流生成,发现并修复了5处数据冒险逻辑错误。
  • 设计AXI4-Lite总线接口验证方案,通过断言(SVA)监控总线时序,确保主从设备交互符合协议规范,仿真通过率100%。
  • 在Xilinx FPGA开发板上完成原型验证,系统主频达到50MHz,成功运行嵌入式Linux系统。

高速UART接口控制器设计与FPGA实现

数字逻辑课程设计

2024-03 - 2024-06
  • 使用Verilog设计支持115200bps波特率的UART收发模块,引入异步FIFO解决跨时钟域问题,数据传输误码率低于10^-9。
  • 编写Testbench进行全功能仿真,覆盖正常收发、帧错误及溢出等场景,代码行覆盖率达到100%。
  • 在Altera DE2开发板上完成硬件部署,实现与PC端稳定通信,连续运行72小时无故障。

教育背景

杭州电子科技大学

本科 · 电子科学与技术

2022-09 - 2026-06

技能专长

编程语言

Verilog · SystemVerilog · C/C++ · Python · Tcl

验证技术

UVM验证方法学 · OVM · SVA断言 · 功能覆盖率 · 代码覆盖率

工具与仿真

VCS · Verdi · ModelSim · Vivado · Quartus II

总线协议

AXI4/AXI-Lite · APB · AHB · UART · I2C · SPI

专业知识

数字电路设计 · 计算机体系结构 · FPGA原型验证 · 时序分析 · 低功耗设计

校招简历入门2026/8/23

数字IC设计/验证工程师简历范文(电子/半导体/通信校招)

数字IC设计/验证工程师 电子/半导体/通信 应届生

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适用人群

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