小柚

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个人总结

电子科技大学微电子专业应届生,专注数字 IC 设计与验证方向。熟悉 Verilog HDL 编程及 UVM 验证方法学,具备 FPGA 原型验证实战经验。在校期间完成多个流片级项目,代码风格规范,对低功耗设计有独到理解。期望在芯片研发一线深耕,打造高性能集成电路产品。

工作经历

数字 IC 设计实习生

海思半导体

2025-07 - 2025-10
  • 参与某款通信基带芯片的子模块开发,使用 Verilog 完成 FIFO 控制器与状态机的编码,通过静态时序分析(STA)修复了 3 处建立时间违例。
  • 协助搭建基于 Jenkins 的自动化回归测试环境,编写 Tcl 脚本自动收集覆盖率数据,将版本验证周期从 3 天缩短至 1.5 天。
  • 配合后端团队进行逻辑综合,优化关键路径逻辑层级,使模块面积减少约 8%,满足功耗预算要求。

项目经历

基于 RISC-V 的嵌入式处理器设计

电子科技大学微电实验室

2024-09 - 2025-01
  • 独立设计并实现支持 RV32IMC 指令集的 CPU 核,采用五级流水线架构,在 Xilinx Artix-7 FPGA 上成功上板验证,主频达到 100MHz。
  • 搭建 UVM 验证平台,编写受约束的随机测试用例 50+ 条,功能覆盖率达到 98%,发现并修复了 2 处冒险冲突导致的逻辑错误。
  • 负责总线接口单元(BIU)的低功耗设计,引入时钟门控技术,动态功耗降低 15%。

高速串行接口 SerDes 控制器验证

课程设计项目

2025-03 - 2025-06
  • 针对 PCIe Gen3 协议子集进行建模,使用 SystemVerilog 构建可重用的验证环境,包含 Driver、Monitor 及 Scoreboard 组件。
  • 设计断言(SVA)检查协议合规性,捕捉到 4 处时序违规问题,确保设计在复杂场景下的稳定性。
  • 撰写详细的设计文档与验证计划,代码复用率提升至 70%,被后续两届学弟学妹直接沿用。

教育背景

电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

设计语言

Verilog HDL · SystemVerilog · VHDL

验证方法

UVM · OVM · 断言 SVA · 覆盖率驱动验证

工具链

Synopsys VCS · Design Compiler · Xilinx Vivado · Verdi

脚本与系统

Python · Tcl · Linux Shell · Git

简历范文入门2026/8/20

数字 IC 设计/验证工程师简历范文(电子/半导体/芯片校招)

数字 IC 设计/验证工程师 电子/半导体/芯片 应届生

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