小柚

13800138000|xiaoyou.ic@edu.cn|武汉市

个人总结

华中科技大学微电子学院应届生,主攻数字IC前端设计与验证方向。具备扎实的Verilog/SystemVerilog编码能力,熟悉UVM验证方法学及AXI/AHB总线协议。在校期间完成多个FPGA原型验证项目,拥有头部芯片企业实习经历,致力于在高性能计算或通信芯片领域深耕。

工作经历

数字IC验证实习生

长江存储科技有限责任公司

2025-07 - 2025-10
  • 基于UVM框架搭建存储控制器子系统的验证环境,编写覆盖驱动与功能覆盖率模型,将模块验证覆盖率从85%提升至96%。
  • 参与AXI4总线接口协议的VIP配置与调试,协助定位并修复3个时序违例导致的死锁问题,缩短回归测试周期约2天。
  • 使用Python脚本自动化解析仿真日志,生成每日验证进度报告,减少人工统计耗时约40分钟/天。

项目经历

基于RISC-V的轻量级CPU核设计与FPGA验证

华中科技大学微电子实验室

2024-09 - 2025-01
  • 独立负责取指、译码及执行单元的RTL代码编写(Verilog),实现支持32位基础指令集的流水线处理器,主频达到120MHz。
  • 设计并实施定向测试与随机约束测试相结合的验证方案,累计运行测试用例超过5000个,发现并修复了2处数据冒险逻辑错误。
  • 在Xilinx Artix-7开发板上完成综合与上板调试,成功运行嵌入式Linux系统,资源利用率控制在65%以内。

高速串行接口SerDes PHY层数字前端设计

校企合作联合项目组

2025-03 - 2025-06
  • 参与CDR(时钟数据恢复)模块的数字逻辑设计,采用过采样算法优化抖动容忍度,使误码率降低至1E-12量级。
  • 配合后端团队进行时序约束分析与ECO修改,解决建立时间违例问题10余处,确保芯片在典型工艺角下时序收敛。
  • 撰写详细的设计规格书与验证计划文档,通过组内评审并作为后续流片的参考依据。

教育背景

华中科技大学

本科 · 集成电路设计与集成系统

2022-09 - 2026-06

技能专长

编程语言与脚本

Verilog HDL · SystemVerilog · Python · Tcl · C/C++

验证方法学与协议

UVM · OVM · AXI4/AHB/APB · PCIe · I2C/SPI

EDA工具链

VCS · Verdi · Genus · Innovus · ModelSim

硬件平台

FPGA (Xilinx/Intel) · Emulation (ZeBu) · Linux Shell

简历范文入门2026/8/3

数字 IC 设计/验证工程师简历范文(电子/半导体校招)

数字 IC 设计/验证工程师 电子/半导体 应届生

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