小柚

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个人总结

电子工程专业应届生,专注于FPGA逻辑设计与验证。熟练掌握Verilog HDL编程与时序约束分析,具备扎实的数电模电基础。在校期间主导过基于FPGA的图像处理项目,成功实现高速数据接口调试。求职意向为FPGA开发工程师,期望在半导体领域深耕技术。

工作经历

FPGA逻辑设计实习生

大疆创新

2025-07 - 2025-10
  • 参与云台控制板的FPGA逻辑开发,负责电机驱动模块的状态机设计与优化,将响应延迟从15ms降低至8ms。
  • 协助 senior 工程师进行时序收敛工作,针对关键路径添加时序约束,解决了建立时间违例问题,确保系统在200MHz频率下稳定运行。
  • 编写Testbench进行功能仿真,覆盖率达到95%以上,提前发现并修复了3处潜在的逻辑死锁风险。

项目经历

基于FPGA的高速视频采集与处理系统

华中科技大学实验室

2024-09 - 2025-01
  • 独立设计并实现了基于MIPI CSI-2接口的图像采集逻辑,支持1080P@60fps实时传输,利用Xilinx Artix-7芯片完成资源适配。
  • 开发了图像预处理IP核,包括去噪、边缘检测算法的硬件加速,相比纯软件方案处理速度提升约4倍。
  • 通过ChipScope抓取波形分析时序问题,解决了跨时钟域数据传输中的亚稳态现象,系统连续运行72小时无故障。

多通道数据采集卡设计

全国大学生电子设计竞赛

2024-06 - 2024-08
  • 负责核心控制逻辑编写,实现了16路ADC同步采样,采样率可达1MSPS,数据精度保持在12bit以上。
  • 设计了DDR3 SDRAM控制器接口,优化了读写时序参数,使大数据量缓存吞吐量提升了30%。
  • 该项目获得湖北省赛区一等奖,并在决赛演示中展现了稳定的信号处理能力。

教育背景

华中科技大学

本科 · 电子信息工程

2022-09 - 2026-06

技能专长

硬件描述语言

Verilog HDL · SystemVerilog · VHDL

FPGA开发工具

Vivado · Quartus Prime · ModelSim · ChipScope

核心技能

时序约束与分析 · 跨时钟域处理 · 状态机设计 · IP核集成

接口协议

I2C · SPI · UART · MIPI CSI-2 · AXI总线

基础知识

数字电路 · 模拟电路 · 信号完整性 · PCB基础

简历范文入门2026/8/3

FPGA开发工程师简历范文(电子/半导体校招)

FPGA开发工程师 电子/半导体 应届生

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核心亮点

精准匹配电子/半导体校招岗位需求
突出FPGA逻辑设计与Verilog实战项目
优化时序约束与硬件调试技能展示

适用人群

本范文特别适合FPGA开发工程师岗位的求职者参考学习, 通过具体的工作经历和项目经验展示,帮助您了解如何突出电子/半导体 行业的核心竞争力。

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