普蕊斯2026秋招解读：医药生进CRO赛道值不值得投？
普蕊斯2026秋招已启动，截止12月17日。本文解析SMO行业本质、CRC岗位真实工作状态及投递建议，帮医药应届生判断是否适合进入CRO赛道。
小柚
13800138000|xiaoyou_ic@163.com|武汉市
个人总结
微电子专业应届生，专注于数字IC前端设计与验证。熟练掌握Verilog/SystemVerilog语言，具备完整的RTL设计到综合流程经验。在校期间主导过两个基于FPGA的芯片原型验证项目，熟悉ASIC设计流程及Innovus工具链。追求代码质量与时序收敛的平衡，渴望在半导体行业深耕。
工作经历
数字IC设计实习生
长江存储科技
- 参与3D NAND控制器前端模块的RTL编码与维护，独立负责FTL算法中垃圾回收模块的状态机设计，代码覆盖率提升至98%。
- 协助资深工程师进行时序约束编写与静态时序分析（STA），修复了跨时钟域路径上的3处建立时间违例，确保模块在200MHz频率下稳定运行。
- 使用SystemVerilog搭建自动化回归测试环境，将单次验证周期从4小时缩短至1.5小时，显著提升了迭代效率。
项目经历
基于RISC-V的低功耗AI加速器设计
华中科技大学集成电路实验室
- 主导设计一款支持卷积运算的专用加速器IP核，采用流水线架构优化数据通路，相比标量处理器性能提升12倍。
- 负责顶层模块集成与时序收敛，利用Design Compiler进行逻辑综合，在TSMC 28nm工艺库下面积控制在0.5mm²以内，功耗降低15%。
- 完成FPGA原型验证，成功在Xilinx Zynq开发板上部署并运行ResNet-18模型，推理帧率达到30fps。
高速串行接口UART控制器设计与验证
个人课程设计
- 独立完成符合工业标准的UART IP核开发，支持可配置波特率（1200bps-115200bps）及奇偶校验功能。
- 编写UVM验证平台，构建覆盖正常传输、帧错误、溢出等场景的测试用例集，功能覆盖率达到100%。
- 通过形式验证工具证明状态机无死锁风险，并在FPGA上实测通信误码率低于10^-9。
教育背景
华中科技大学
本科 · 微电子科学与工程
技能专长
硬件描述语言
Verilog HDL · SystemVerilog · VHDL
IC设计工具
Design Compiler · Innovus · PrimeTime · VCS · Verdi
验证方法学
UVM · Formal Verification · Coverage Analysis
脚本与编程
Tcl · Python · C/C++ · Linux Shell
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核心亮点
精准匹配电子/半导体校招需求，突出 Verilog 与 RTL 设计能力
针对数字 IC 设计工程师岗位优化，展示 Innovus 工具使用经验
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适用人群
本范文特别适合数字 IC 设计工程师岗位的求职者参考学习， 通过具体的工作经历和项目经验展示，帮助您了解如何突出电子/半导体 行业的核心竞争力。
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