普蕊斯2026秋招解读：医药生进CRO赛道值不值得投？
普蕊斯2026秋招已启动，截止12月17日。本文解析SMO行业本质、CRC岗位真实工作状态及投递建议，帮医药应届生判断是否适合进入CRO赛道。
小柚
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个人总结
微电子专业应届生，专注数字IC设计与验证方向。熟练掌握Verilog HDL与SystemVerilog，具备完整的RTL设计到FPGA验证全流程经验。在校期间主导过两个千万门级IP核开发项目，对计算机体系结构有深入理解，渴望在芯片领域深耕。
工作经历
数字IC设计实习生
海思半导体
- 参与某款AI加速芯片中DMA控制器的RTL代码编写，基于AXI4总线协议实现数据搬运逻辑，代码覆盖率达成98%。
- 协助搭建UVM验证环境，编写Testcase覆盖边界场景，发现并修复3个潜在的死锁问题，将模块验证周期缩短2周。
- 使用Design Compiler进行综合约束优化，在满足时序要求的前提下，使该模块面积减少约5%。
项目经历
基于RISC-V的32位处理器核设计
电子科技大学微电子实验室
- 独立负责取指、译码及执行阶段的RTL设计，支持RV32IM指令集，在Xilinx Artix-7 FPGA上成功点亮，主频达到50MHz。
- 设计并实现了5级流水线架构，通过引入数据前推技术解决大部分数据冒险，相比单周期设计性能提升3.5倍。
- 编写SystemVerilog测试平台，构造随机指令流进行压力测试，累计运行测试用例超过10万条，功能验证通过率100%。
高速串行接口UART IP核开发与验证
个人独立完成
- 设计可配置波特率发生器与FIFO缓存机制，支持最高115200bps通信速率，误码率低于10^-9。
- 采用状态机精确控制收发时序，处理起始位、数据位及停止位逻辑，代码行数约800行Verilog。
- 完成从代码编写、仿真验证到FPGA板级调试的全流程，成功与PC端串口助手实现双向稳定通信。
教育背景
电子科技大学
本科 · 微电子科学与工程
技能专长
设计语言与工具
Verilog HDL · SystemVerilog · Vivado · ModelSim · DC综合
验证方法学
UVM验证框架 · 功能覆盖率 · 断言(SVA) · 随机约束测试
专业知识
数字电路基础 · 计算机体系结构 · AMBA总线协议 · 时序分析
脚本与编程
Python · Tcl · C/C++ · Linux Shell
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核心亮点
精准匹配IC设计/验证工程师校招岗位需求
突出RTL设计与数字电路项目经验
展示功能验证与计算机体系结构专业能力
适用人群
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