普蕊斯2026秋招解读：医药生进CRO赛道值不值得投？
普蕊斯2026秋招已启动，截止12月17日。本文解析SMO行业本质、CRC岗位真实工作状态及投递建议，帮医药应届生判断是否适合进入CRO赛道。
小柚
13800138000|xiaoyou.ic@163.com|上海市
个人总结
微电子专业应届硕士，专注模拟与射频集成电路设计。熟悉Cadence全流程工具，具备ADC/DAC、PLL及滤波器设计的流片级项目经验。在28nm工艺下完成过高速接口电路设计，追求低功耗与高线性度的平衡，渴望在芯片研发一线深耕。
工作经历
模拟IC设计实习生
紫光展锐
- 参与5G射频前端接收链路中低噪声放大器（LNA）的设计与仿真，基于TSMC 22nm工艺，通过优化电感品质因数，将噪声系数（NF）从2.1dB降低至1.6dB。
- 协助资深工程师进行带隙基准源的温度补偿调试，利用Corner仿真分析工艺偏差，使输出电压温漂系数控制在15ppm/℃以内。
- 负责部分版图绘制工作，严格遵循DRC/LVS规则，确保了模块一次性通过物理验证，缩短了后端迭代周期约2周。
项目经历
高速串行接口10-bit SAR ADC设计
电子科技大学微固学院
- 独立设计一款用于光通信接收端的10-bit 2GS/s SAR ADC，采用非二进制冗余架构解决比较器亚稳态问题。
- 主导电容阵列的匹配性设计与动态比较器的失调校准，在典型工艺角下实测SNDR达到56.8dB，SFDR优于62dB。
- 完成从行为级建模到晶体管级仿真的全流程，功耗优化至12mW，能效比（FoM）达到85fJ/conv-step，相关成果发表EI论文一篇。
2.4GHz CMOS整数N分频锁相环（PLL）实现
电子科技大学微固学院
- 设计适用于物联网节点的低功耗PLL频率合成器，涵盖PFD、电荷泵、环路滤波器及LC-VCO等核心模块。
- 针对VCO相位噪声进行优化，通过改进尾电流源滤波结构，将1MHz处的相位噪声改善3dB，达到-118dBc/Hz。
- 搭建Matlab行为模型辅助环路参数整定，将锁定时间缩短至15μs，并在多工艺角下验证了环路的稳定性。
教育背景
电子科技大学
硕士 · 微电子学与固体电子学
杭州电子科技大学
本科 · 电子信息工程
技能专长
电路设计
ADC/DAC架构 · PLL频率合成 · LNA/ Mixer设计 · Bandgap基准 · 滤波器设计
EDA工具
Cadence Virtuoso · Spectre Simulator · Calibre DRC/LVS · Matlab/Simulink · Verilog-A
工艺知识
TSMC 22nm/28nm · SMIC 40nm · 器件物理 · 工艺角仿真 · 失配分析
专业技能
版图布局布线 · 寄生参数提取 · 噪声分析 · 低功耗设计 · 文档撰写
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适用人群
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