小柚

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个人总结

微电子专业应届生,专注数字集成电路设计与验证。熟练掌握Verilog/SystemVerilog及UVM验证方法学,具备FPGA原型验证与后端DRC/LVS全流程实战经验。在校期间主导完成两颗流片芯片模块设计,追求时序收敛与低功耗设计的平衡,渴望在芯片领域深耕。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与5G基带芯片中DDR控制器的RTL代码编写,使用Verilog实现状态机逻辑,通过静态时序分析修复了3处建立时间违例。
  • 协助 senior 工程师进行模块级仿真,编写Testbench覆盖边界条件,将模块验证覆盖率从85%提升至96%。
  • 学习并使用Design Compiler进行综合约束设置,在面积优化模式下使模块面积减少约12%。

微电子学院学生会 技术部部长

电子科技大学微电子学院

2023-09 - 2024-06
  • 组织“芯火相传”系列技术分享会6场,邀请行业专家讲解先进制程与封装技术,累计参与人数超500人次。
  • 协调实验室设备借用与管理,制定预约规范,使设备闲置率降低20%,提升了同学们的项目开发效率。

项目经历

基于RISC-V的低功耗物联网SoC设计

电子科技大学微电子实验室

2024-09 - 2025-06
  • 负责SoC芯片中UART与SPI接口模块的架构定义与Verilog编码,采用时钟门控技术降低动态功耗,仿真显示功耗降低18%。
  • 搭建UVM验证环境,编写Sequence与Scoreboard,完成对接口模块的功能验证,Bug发现率较传统定向测试提升40%。
  • 主导后端物理设计流程,使用Cadence Innovus完成布局布线,顺利通过DRC/LVS检查,最终成功流片并点亮FPGA原型。

高速ADC数字后端信号处理算法FPGA实现

全国大学生集成电路创新创业大赛

2024-03 - 2024-08
  • 针对12-bit 200MSps ADC输出数据,设计并实现了数字下变频(DDC)与FIR滤波算法,使用Vivado HLS加速开发流程。
  • 在Xilinx Artix-7 FPGA上完成部署,资源占用率控制在65%以内,最高工作频率达到180MHz,满足实时性要求。
  • 负责板级调试,通过ILA抓取波形分析信号完整性,解决了跨时钟域数据传输中的亚稳态问题。

教育背景

电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

设计语言与仿真

Verilog HDL · SystemVerilog · VHDL · UVM验证方法学 · Tcl Scripting

EDA工具链

Cadence Virtuoso · Design Compiler · Cadence Innovus · Synopsys VCS · Mentor Graphics Calibre

FPGA与硬件

Xilinx Vivado · Intel Quartus · FPGA原型验证 · PCB基础 · 示波器/逻辑分析仪

专业知识

数字信号处理(DSP) · 计算机体系结构 · CMOS模拟电路 · DRC/LVS规则检查 · 低功耗设计

简历范文入门2026/7/23

芯片设计/验证工程师简历范文(集成电路/半导体校招)

芯片设计/验证工程师 集成电路/半导体 应届生

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精准匹配芯片设计/验证工程师校招岗位需求
突出Verilog/VHDL与FPGA开发项目实战经验
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适用人群

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