小柚

13800138000|xiaoyou_ic@163.com|南京市

个人总结

微电子硕士应届生,主攻数字IC前端设计与验证。熟悉Verilog HDL与SystemVerilog,具备NPU加速器模块开发经验。在校期间完成两颗芯片的FPGA原型验证,代码覆盖率均达98%以上。渴望在通信或半导体领域深耕,用扎实的数字电路基础解决实际问题。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-12
  • 参与5G基带芯片中FFT加速模块的RTL代码编写,优化流水线结构使时钟频率从200MHz提升至240MHz。
  • 使用SystemVerilog搭建UVM验证环境,针对边界条件补充测试用例,将模块仿真覆盖率从92%提升至99%。
  • 协助资深工程师进行功耗分析,通过门控时钟技术降低模块动态功耗约15%,并通过DC综合时序收敛。

项目经历

基于FPGA的轻量级NPU加速器设计

东南大学微电子实验室

2024-10 - 2025-05
  • 独立设计支持卷积与池化操作的神经网络处理单元,采用脉动阵列架构提升数据复用率,计算效率较标量实现提升4倍。
  • 在Xilinx Zynq UltraScale+平台上完成部署,资源占用控制在LUT 15%以内,实时推理ResNet-18网络帧率达30fps。
  • 编写Python脚本自动化生成测试向量,对比Golden Model结果,确保功能零误差。

多通道高速串行接口控制器开发

课程设计项目

2024-03 - 2024-06
  • 设计符合PCIe Gen3协议的物理层控制逻辑,解决跨时钟域数据传输问题,误码率低于1e-12。
  • 利用状态机优化链路训练流程,将连接建立时间从标准的2ms缩短至1.2ms。
  • 负责顶层模块集成与时序约束,在Vivado中通过Setup/Hold时间检查,无违例。

教育背景

东南大学

硕士 · 集成电路工程

2023-09 - 2026-06

南京邮电大学

本科 · 电子信息工程

2019-09 - 2023-06

技能专长

设计语言与仿真

Verilog HDL · SystemVerilog · UVM验证方法学 · Tcl脚本

EDA工具链

Vivado · Design Compiler · VCS · Verdi · SpyGlass

硬件架构

FPGA开发 · NPU架构 · AMBA总线协议 · CDC跨时钟域处理

编程语言

Python · C/C++ · Linux Shell

校招简历入门2026/7/10

数字 IC 设计工程师简历范文(通信/半导体校招)

数字 IC 设计工程师 通信/半导体 应届生

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适用人群

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