普蕊斯2026秋招解读：医药生进CRO赛道值不值得投？
普蕊斯2026秋招已启动，截止12月17日。本文解析SMO行业本质、CRC岗位真实工作状态及投递建议，帮医药应届生判断是否适合进入CRO赛道。
小柚
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个人总结
微电子专业应届生，专注数字IC设计与验证方向。熟练掌握SystemVerilog与UVM验证方法学，具备SerDes及DDR PHY模块的仿真与电路设计经验。在校期间完成多个流片级项目，擅长通过波形调试定位时序违例问题，致力于在高速接口芯片领域深耕。
工作经历
数字验证实习生
紫光展锐
- 参与某款5G基带芯片的DDR控制器验证工作，基于UVM架构搭建测试平台，编写覆盖组与断言代码。
- 负责回归测试环境的维护，通过脚本自动化分析日志，将每日版本验证周期从4小时缩短至2.5小时。
- 协助资深工程师定位3个关键的时序收敛问题，确保了项目按时进入Tape-out阶段。
项目经历
高速SerDes接口IP设计与验证
电子科技大学微电实验室
- 独立设计一款支持5Gbps速率的SerDes发送端模块，使用SystemVerilog实现编码、并串转换及预加重功能。
- 搭建完整的UVM验证环境，构造随机化测试序列，功能覆盖率最终达到98.5%。
- 在FPGA平台上进行原型验证，成功通过眼图测试，误码率低于1E-12，项目获评校级优秀毕业设计。
RISC-V处理器内核前端设计
全国大学生集成电路创新创业大赛
- 作为队长带领4人团队完成支持RV32IMC指令集的CPU前端设计，负责取指单元与分支预测模块的代码实现。
- 利用VCS进行门级仿真，优化关键路径逻辑，使系统主频从200MHz提升至240MHz。
- 在全国总决赛中荣获一等奖，设计的流水线结构有效降低了15%的动态功耗。
教育背景
电子科技大学
本科 · 微电子科学与工程
技能专长
语言与标准
SystemVerilog · Verilog HDL · UVM · C/C++
EDA工具
VCS · Verdi · Design Compiler · Virtuoso
专业知识
SerDes · DDR PHY · 静态时序分析 · 低功耗设计
脚本与系统
Python · Tcl · Linux Shell · Git
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核心亮点
精通SystemVerilog与UVM验证方法学，具备复杂芯片模块验证能力
熟悉SerDes接口协议与DDR PHY设计流程，拥有电路设计仿真实战经验
针对电子/半导体校招优化，突出应届生在芯片设计领域的核心竞争力
适用人群
本范文特别适合芯片设计与验证工程师岗位的求职者参考学习， 通过具体的工作经历和项目经验展示，帮助您了解如何突出电子/半导体 行业的核心竞争力。
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