普蕊斯2026秋招解读：医药生进CRO赛道值不值得投？
普蕊斯2026秋招已启动，截止12月17日。本文解析SMO行业本质、CRC岗位真实工作状态及投递建议，帮医药应届生判断是否适合进入CRO赛道。
小柚
13800138000|xiaoyou_ic@163.com|南京市
个人总结
东南大学微电子专业应届生，专注数字 IC 前端设计与验证。熟练掌握 Verilog/SystemVerilog 及 UVM 验证方法学，具备 FPGA 原型验证实战经验。在校期间参与两项流片项目，熟悉 Synopsys/Cadence EDA 工具链，渴望在芯片设计领域深耕。
工作经历
数字 IC 设计实习生
紫光展锐
- 参与 WiFi6 基带芯片中 MAC 层控制模块的 RTL 代码编写，独立负责状态机逻辑设计，代码覆盖率提升至 98%。
- 使用 Synopsys VCS 搭建仿真环境，协助资深工程师定位时序违例问题，将模块回归测试时间缩短 30%。
- 配合后端团队完成 DFT 扫描链插入，修复了 15+ 个潜在的功能性 bug，确保模块顺利进入综合阶段。
项目经历
基于 RISC-V 的 SoC 系统设计
东南大学集成电路学院
- 主导基于 RV32IM 指令集处理器的核内流水线设计，通过引入分支预测机制，使指令吞吐率提升 25%。
- 采用 SystemVerilog 构建 UVM 验证平台，编写覆盖导向的测试用例，功能覆盖率最终达到 100%。
- 在 Xilinx Artix-7 FPGA 上完成原型验证，系统主频稳定运行在 100MHz，并通过 UART 成功外设通信。
低功耗 AI 加速器 IP 设计
东南大学 - 华为联合实验室
- 负责卷积神经网络加速器的数据通路设计，利用门控时钟技术优化功耗，动态功耗降低约 18%。
- 使用 Cadence Verdi 进行波形调试与性能分析，解决了多模块间的数据竞争问题，确保计算结果零误差。
- 撰写详细的设计规格书与验证报告，该项目获校级优秀毕业设计称号，并申请发明专利一项。
教育背景
东南大学
本科 · 微电子科学与工程
技能专长
设计语言
Verilog HDL · SystemVerilog · C/C++
EDA 工具
Synopsys VCS · Design Compiler · Cadence Verdi · Xilinx Vivado
专业技能
数字电路设计 · UVM 验证方法学 · FPGA 原型验证 · STA 静态时序分析
脚本语言
Python · Tcl · Perl
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核心亮点
精准匹配数字 IC 设计工程师（电子/半导体校招）岗位需求
突出 Verilog/SystemVerilog 及 FPGA 验证项目经验
优化 EDA 工具技能展示，提升简历通过率
适用人群
本范文特别适合数字 IC 设计工程师岗位的求职者参考学习， 通过具体的工作经历和项目经验展示，帮助您了解如何突出电子/半导体 行业的核心竞争力。
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