普蕊斯2026秋招解读：医药生进CRO赛道值不值得投？
普蕊斯2026秋招已启动，截止12月17日。本文解析SMO行业本质、CRC岗位真实工作状态及投递建议，帮医药应届生判断是否适合进入CRO赛道。
小柚
13812345678|xiaoyou_ic@163.com|上海市
个人总结
微电子专业应届生，专注数字集成电路设计与验证。熟练掌握Verilog/SystemVerilog及UVM验证方法学，具备完整的从架构定义到仿真验证的项目经验。在校期间参与多项流片项目，熟悉主流EDA工具链，渴望在芯片研发领域深耕。
工作经历
数字IC验证实习生
紫光展锐
- 基于UVM框架搭建无线通信模块的验证环境，编写覆盖率达98%的功能覆盖率模型，成功发现3个深层时序逻辑缺陷。
- 使用SystemVerilog优化测试用例生成策略，将回归测试周期从4小时缩短至2.5小时，提升验证效率约37%。
- 协助资深工程师完成PCIe接口协议的断言编写，确保设计符合协议标准，减少后期返工风险。
项目经历
RISC-V处理器核设计与验证
电子科技大学实验室
- 独立负责5级流水线CPU核心的Verilog代码实现，支持基础指令集及中断处理，综合后面积较参考设计减小15%。
- 构建基于UVM的自动化验证平台，设计随机激励发生器，累计运行测试用例超过5000条，零严重Bug交付。
- 利用VCS进行门级仿真，分析时序违例问题并优化关键路径，使最高工作频率提升至200MHz。
低功耗UART控制器IP开发
校企合作项目
- 设计支持动态电压频率调整（DVFS）的UART控制器，通过时钟门控技术降低动态功耗约22%。
- 使用Formality进行形式验证，确保综合前后网表功能一致性，一次性通过物理实现检查。
- 撰写详细的设计规格书与验证计划文档，作为后续学弟学妹复用的标准模板。
教育背景
电子科技大学
本科 · 微电子科学与工程
技能专长
硬件描述语言
Verilog HDL · SystemVerilog · Assertio
验证方法学
UVM · OVM · 功能覆盖率 · 断言验证
EDA工具
VCS · Verdi · Design Compiler · Formality · Vivado
脚本与编程
Python · Tcl · Perl · Linux Shell
专业知识
计算机体系结构 · AMBA总线协议 · 低功耗设计 · 时序分析
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核心亮点
精准匹配电子/半导体校招需求
突出 Verilog/UVM/EDA 核心技能
优化项目经历与实习成果展示
适用人群
本范文特别适合IC 设计/验证工程师岗位的求职者参考学习， 通过具体的工作经历和项目经验展示，帮助您了解如何突出电子/半导体 行业的核心竞争力。
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