小柚

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个人总结

微电子专业应届生,专注数字集成电路设计与验证。熟练掌握Verilog编码规范与UVM验证方法学,具备完整的从前端设计到仿真验证的项目经验。在FPGA原型验证与时序收敛方面有扎实实践,渴望加入芯片研发团队,以严谨的工程思维助力国产芯片突破。

工作经历

数字前端设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与低功耗蓝牙基带芯片的模块设计,独立负责状态机控制逻辑的编写与综合,代码覆盖率达到98%。
  • 协助资深工程师进行时序约束分析,优化关键路径延迟,使模块工作频率从150MHz提升至180MHz。
  • 使用Synopsys VCS搭建回归测试环境,定位并修复了3个功能性Bug,确保版本按时交付流片。

项目经历

基于RISC-V的32位处理器核设计

校内实验室

2024-09 - 2025-01
  • 主导流水线架构设计,实现取指、译码、执行等五级流水线,支持基础整数指令集,仿真验证通过率100%。
  • 针对数据冒险问题设计前推单元(Forwarding Unit),将流水线停顿周期减少约40%,显著提升指令吞吐率。
  • 完成从RTL代码编写到FPGA板级验证的全流程,在Xilinx Artix-7上成功运行Linux系统基准测试。

高速SPI接口控制器验证平台搭建

课程大作业

2024-03 - 2024-06
  • 基于UVM方法学搭建可重用验证环境,编写Driver、Monitor及Scoreboard组件,自动化测试效率提升3倍。
  • 设计覆盖功能点30+项的测试用例库,包括边界值测试与随机压力测试,发现2处隐蔽的逻辑缺陷。
  • 生成详细的覆盖率报告,功能覆盖率收敛至99.5%,代码覆盖率达100%,满足工业界交付标准。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

设计语言与工具

Verilog HDL · SystemVerilog · Vivado · Design Compiler

验证方法学

UVM · VCS · Questasim · 覆盖率驱动验证

脚本与编程

Python · Tcl · Shell · C/C++

专业知识

数字电路基础 · 计算机体系结构 · 静态时序分析(STA) · FPGA原型验证

简历范文入门2026/3/30

IC 设计/验证工程师简历范文(半导体/芯片校招)

IC 设计/验证工程师 半导体/芯片 应届生

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核心亮点

精准匹配半导体/芯片校招需求
突出 Verilog/VHDL 与 FPGA 项目经验
展示时序分析与 EDA 工具实操能力

适用人群

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