UP简历 小U

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个人总结

资深AI芯片设计工程师,在数字前端设计、RTL编码、逻辑综合及性能优化领域拥有<strong>5年</strong>以上经验。精通<strong>Verilog</strong>、<strong>SystemVerilog</strong>及<strong>UVM</strong>验证方法学,熟练掌握<strong>数字IC设计全流程</strong>,具备深厚的AI加速器架构理解和实现能力。致力于将创新算法转化为高效硬件,曾主导并成功交付多个高性能AI芯片项目,有效提升了<strong>[XX]%</strong>的计算效率和<strong>[XX]%</strong>的能效比。

工作经历

高级AI芯片设计工程师

某知名AI芯片公司

2021-07 - 2024-06
  • 主导高性能AI推理芯片的数字前端设计,负责RTL编码、逻辑综合、静态时序分析(STA)及形式验证。成功将芯片功耗降低15%,计算效率提升20%。
  • 负责神经网络加速器IP核的设计与优化,包括MAC阵列、数据缓存和调度单元,使单核性能提升1.8倍,满足高带宽低延迟的AI应用需求。
  • 参与AI芯片架构定义与微架构设计,与算法团队紧密协作,将Transformer、CNN等复杂模型高效映射至硬件,实现吞吐量提升30%。
  • 开发并维护自动化设计流程和验证平台,引入SystemVerilog Assertion (SVA)和UVM方法学,将验证覆盖率从80%提升至95%,显著缩短了IP验证周期10%。
  • 独立解决多个复杂时序收敛和功能Bug,确保芯片一次流片成功率达98%。

项目经历

自研边缘AI推理芯片项目

某知名AI芯片公司

2023-01 - 2024-03
  • 项目背景:为满足边缘设备低功耗、高实时性的AI推理需求,设计一款定制化AI推理芯片。
  • 个人角色:核心设计工程师,负责神经网络计算单元和片上存储系统的RTL设计与优化。
  • 关键技术:采用稀疏化计算和量化技术,设计高效的乘加器阵列和数据流调度机制。
  • 项目成果:成功流片并验证芯片功能,实现了在1W功耗下提供2TOPS的算力,相比竞品能效比提升25%。芯片在图像识别任务中达到了99.5%的准确率和10ms以内的推理延迟。

高通量数据流处理器设计

清华大学(硕士期间)

2019-09 - 2020-09
  • 项目背景:针对大数据流处理场景,设计一种高通量、低延迟的数据流处理器架构。
  • 个人角色:主要设计者,负责流水线设计、缓存优化及多核协同机制的实现。
  • 关键技术:采用异步FIFO、多级缓存和任务调度算法,提升数据处理效率。
  • 项目成果:基于FPGA原型验证,系统吞吐量达到5Gbps,处理延迟降低30%,并在国际会议上发表相关论文。

教育背景

清华大学

硕士 · 微电子学与固体电子学

2018-09 - 2021-06

北京航空航天大学

学士 · 集成电路设计与集成系统

2014-09 - 2018-06

技能专长

硬件设计语言

Verilog · SystemVerilog · VHDL · Python (用于脚本)

EDA工具

Synopsys VCS/Design Compiler/ICC · Cadence Incisive/Genus/Innovus · Mentor QuestaSim

验证方法学

UVM · Formal Verification · Assertion-Based Verification (SVA)

AI芯片架构

CNN/Transformer加速器 · 量化/稀疏化技术 · NPU架构 · 存储与带宽优化

数字IC设计

RTL设计 · 逻辑综合 · STA · DFT · 低功耗设计 · FPGA原型验证

程序员简历专家2025/8/11

AI芯片设计工程师简历范文

AI芯片设计工程师 科技行业 3-5年经验

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核心亮点

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展示在高性能计算、低功耗设计方面的实践成果
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适用人群

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